masquage et lithogravure

TECHNOLOGIE DE FABRICATION DES COMPOSANTS ELECTRONIQUES ET DES MICROCAPTEURS

La réalisation d'un composant n'implique pas seulement l'obtention de couches actives convenablement dopées, mais aussi la définition géométrique de ces éléments. Dans ce paragraphe nous abordons les principes qui permettront d'obtenir une telle définition.

Dessin à l'échelle

Une fois le schéma électronique du composant défini, la première étape de la conception pratique va consister à implémenter théoriquement les composants élémentaires du circuit dans le silicium, c'est à dire à définir leurs emplacements respectifs, leur géométrie superficielle en tenant compte des contraintes liées au dopage, à la dissipation thermique du composant en fonctionnement, des connexions vers l'extérieur et de l'ensemble des interrelations possibles dues au voisinage de champs électriques variables. Cette phase est grandement facilitée de nos jours par l'emploi de la CAO, c'est à dire l'existence de nombreux logiciels de simulation et l'existence, chez chaque fondeur de silicium, de très vastes bibliothèques de composants élémentaires et de modules prédéfinis. Cette opération va permettre de définir non seulement la topologie, mais aussi d'identifier toutes les opérations de production qui seront effectuées simultanément. Ainsi par exemple on identifiera qu'il sera possible, et donc économiquement indispensable, de réaliser simultanément à la fois en diffusant un dopant de type P tel le bore :

les bases des transistors NPN
les émetteurs des transistors PNP dits "substrat"
les émetteurs et collecteurs des transistors PNP dits "latéraux"
les résistances de type "base" et "base pincée"

De ce constat on déduira alors la topologie de la couche P correspondante et on réalisera un dessin à très grande échelle de cette couche pour un circuit élémentaire. Ce dessin noir et blanc sera tracé à l'aide de l'ordinateur par un coordinatographe. Il en sera ensuite réalisé, sur un film photographique, à la fois une réduction et une multiplication, grâce à un système de prise de vue dont l'optique peut-être déplacée vis-à-vis du film dans les 3 dimensions ce qui permet d'impressionner successivement le même motif sur des parties juxtaposées du film. Ce film développé servira alors de nouvelle matrice par projection sur un écran et nouvelle photographie réductrice. Cette procédure de réduction photographique sera multipliée jusqu'à obtenir une plaque photo dont les motifs ont la taille désirée.

le technicien contrôle visuellement le masque
avant de le mettre en place sur l'aligneur de masque

La plaque photo à l'échelle 1 est très fragile aussi on va souvent préférer réaliser une réplique de cette plaque photo sous forme de masque au chrome. Il s'agit d'une couche de chrome déposée sur une plaque de verre et sur laquelle par gravure (voir ci-dessous) on a recopié la plaque photo. Le chrome étant très adhérent sur le verre le masque ainsi réalisé peut être manipulé et servir de nombreuses fois.

Masquage

La tranche de silicium est préalablement oxydée en surface sur une profondeur de 1 µm dans un four d'oxydation (semblable à celui de diffusion) maintenu à 900°C pendant quelques heures en présence d'oxygène et de vapeur d'eau. Elle est ensuite enduite d'une couche uniforme de résine photosensible, d'environ 1µm également d'épaisseur, à l'aide d'une tournette (dispositif tournant à très grande vitesse >20000tr/mn et permettant l'étalement uniforme de la résine sans microbulles d'air incluses ).

Après séchage contrôlé de la résine, le wafer est placé dans un masqueur (stepper) tel celui figuré ci-dessous. C'est à dire un instrument dans lequel le masque photographique va pouvoir être aligné vis à vis du wafer avec une extrême précision (en x,y et z) d'une fraction de micron, puis on procédera à l'insolation de la résine via un flux très intense d'U.V. parfaitement homogène et parfaitement perpendiculaire au plan du wafer. La qualité de cette insolation est garante de la qualité de reproduction du dessin du masque dans la résine (c'est à dire avec une résolution d'une fraction de micron). Un solvant adéquat permettra alors de dissoudre la zone non insolée de la résine.

...

Fig. à gauche une autre vue de l'aligneur de masque et au dessous
le système informatique d'apprentissage, à droite la phase de nettoyage après insolation

Aligner correctement un masque est une procédure délicate qui ne peut être réellement automatisée, le contrôle est réalisé via un microscope et c'est l'opérateur qui manipule les commandes de micro-déplacement jusqu'à obtenir l'exact positionnement. Un logiciel reproduisant fidèlement ces commandes et la vision de l'ensemble de l'aligneur a été développé pour permettre aux opérateurs l'apprentissage sans risque de cette technique. C'est l'écran (tactile) de l'ordinateur reproduisant fidèlement le tableau de commande de l'aligneur que nous avons fait figurer ci-dessus.

Avec l’arrivée des circuits intégrés à très haute densité, c’est à dire des puces qui intègrent plusieurs centaines de millions de transistors (tel le Pentium 4 HT avec ses 167 millions de transistors, le HP PA-8800 qui en incorpore plus de 300 millions ou encore le nouvel Itanium² et sa puce double-coeur Montecinto qui en intègre 1,7 milliard) l’élaboration du masque et son positionnement précis devient extrêmement critique. C’est pourquoi on préfère souvent un autre procédé qui consiste à graver directement le motif à l’échelle 1 sur la résine au moyen d'un faisceau électronique piloté par ordinateur.

Fig. système de gravure électronique directe

L'intérêt majeur d'une telle procédure, outre la suppression des opérations de fabrication de masque, réside dans la finesse du faisceau électronique qui permet d'obtenir les résolutions inférieures à la dizaine de nanomètres qu’impose la très haute intégration de composants. Le motif élémentaire est répété sur le wafer après déplacement de celui-ci d'un pas puis ligne par ligne jusqu’à couverture de la surface utile de la tranche. Cette opération est réalisée sous vide.

Lithogravure

Le processus classique de lithogravure va se poursuivre par l'ouverture dans le silicium de fenêtres représentant les zones non protégées par la résine. Plusieurs techniques sont envisageables. La plus simple consiste à dissoudre chimiquement la silice non protégée à l'aide d'une solution d'acide fluorhydrique, puis à enlever la couche de résine par un procédé dit de strippage mécanique et/ou chimique.

Le wafer est alors prêt à subir un processus de diffusion.

La figure ci-dessous résume l'ensemble du principe élémentaire de masquage par oxyde

Fig. principes de base résumés du masquage par oxyde

Après les multiples opérations de création de couches actives, une oxydation superficielle protège l'ensemble du wafer, on rouvre alors des fenêtres aux endroits de contact, puis dépose une couche d'aluminium (2-3µm d'épaisseur), parfois d'or ou plus récemment de cuivre qui est ensuite gravée selon une procédure semblable à celle ci-dessus. Le wafer présente alors un aspect tel celui vu ci-dessous.

Fig. wafer avant découpe

La photo ci-dessus nécessite plusieurs remarques:

la couche d'oxyde apparait de couleur bleutée vers le bas et orangée vers le haut, cela signifie qu'elle n'a pas une épaisseur parfaitement uniforme mais qu'au contraire celle-ci varie régulièrement selon un axe sensiblement vertical.. Cela est vraisemblablement du au positionnement incliné du wafer dans le four d'oxydation, entre d'autres wafers.
chaque circuit est isolé de ses voisins par une zone relativement large qui servira à la séparation par sciage (la largeur de silicium perdu dépend de l'épaisseur de la lame de scie diamantée)
certains circuits sont défaillants, soit parce qu'ils sont sur un bord et donc incomplets, soit parce qu'une poussière a vraisemblablement perturbé une opération de masquage. Ils sont repérés avant découpe par un test simple et identifiés grâce à une goutte d'encre magnétique (point noir) qui permettra de les éliminer après découpe par simple passage d'un aimant.

dispositif à pointes et jet d'encre magnétique
pour le test tout ou rien de chaque circuit

On remarque la présence de 3 zones de test comportant des motifs différents et servant à tester si globalement chaque opération successive de masquage s'est réalisée convenablement. Il n'est en effet pas possible de tester en cours de fabrication l'ensemble du composant (ici une mémoire) dont les éléments basiques sont trop petits pour pouvoir être atteints sans dommage avec une pointe de touche. Donc chacune des 3 zones de test comporte des motifs de plus grande surface qui pourront être testés après chaque opération de lithogravure et indiquer si l'opération semble globalement correcte pour ce wafer (et si ça vaut le coup de continuer la suite de la fabrication pour ce wafer). Sur la photo ci-dessus on voit un dispositif de test avec ses pointes ultra légères et les tubes véhiculant l'encre magnétique déposée en cas de non conformité du circuit.

opérations de montage

Après l'ensemble des opérations de création de couches actives, un wafer comportant de nombreux circuits identiques doit être découpé, puis chaque puce élémentaire sera montée sur un support (grille multipatte) et enfin, après soudure des liaisons composant - pattes de sortie, le composant sera encapsulé.

Fig. sciage du wafer et écran de contrôle de la machine de sciage permettant le positionnement sans erreur de la lame diamantée

Fig. collage des puces et circuits collés sur la grille support avant soudure et encapsulation

Deux techniques sont utilisées pour assurer les connexions vers l'extérieur, soit la procédure ultrasonore, soit la procédure par thermocompression. La technique ultrasonore permet, via un fil d'aluminium, chargé à 4% de silicium, et de 25 à 50µm de diamètre, de connecter les couches d'aluminium aux pattes extérieures du composant. Notons qu'il ne s'agit pas d'une réelle soudure mais plutôt d'un frittage : le fil appliqué à l'aide d'un outil vibrant transversalement (entre 40 et 80KHz) pendant une durée calibrée sur la zone à connecter est effectivement fritté sur celle-ci.

On emploie préférentiellement la technique par thermocompression pour les liaisons internes sur un circuit hybride entre couches d'or (ou de cuivre). Dans ce cas un microchalumeau fond l'extrémité du fil d'or qui est alors immédiatement appliqué avec une pression calibrée sur l'emplacement à connecter. La photo ci-dessous montre un exemple de thermocompression reliant une puce (à droite) dont les sorties sont réalisées via une couche mince d'or, à des électrodes en couches épaisses d'or déposées sur un substrat de céramique sur lequel sont collés vraisemblablement plusieurs composants actifs et sans doute aussi des éléments passifs miniatures tels des résistances et condensateurs. La photo ne représente ici qu'une vue partielle de l'ensemble du dispositif avant encapsulation.

Fig. ex de microsoudure par thermocompression sur couche épaisse et circuit intégré

Précisons que l'apprentissage de ces techniques commence à être enseigné en milieu universitaire et qu'il bénéficie d'un support sur une collection de CDRoms particulièrement pertinents, mais malheureusement en langue anglaise, dont nous montrons, à titre indicatif, une image ci-dessous.

Remarques : la loi de Moore et la miniaturisation ultime

note: Ce paragraphe est inspiré du livre sur les nanotechnologies de Jean Baptiste Waldner, lui-même partiellement inspiré de ce site web, ouvrage dont j'ai relu et amendé le texte avant édition

En 1965, Gordon Earle Moore, co-fondateur du groupe Intel, travaillait chez Fairchild. En préparant un exposé publié dans la revue Electronics Magazine, il fit une intéressante constatation à propos des puces mémoires. Les circuits à l’état de l’art sur le marché doublaient leur capacité tous les 18 mois environ. En extrapolant la tendance, il constatait une évolution exponentielle de la capacité des mémoires comme de la performance de calcul des puces microprocesseur (Rappelons qu’en 1965, le circuit le plus performant comportait 64 transistors). Cette augmentation exponentielle fut nommée Loi de Moore ou plus exactement, compte-tenu de l'ajustement ultérieur, Première Loi de Moore. En 1980, Moore énonçe une seconde loi selon laquelle le nombre de transistors des microprocesseurs cette fois (la loi initiale s’appliquait aux circuits intégrés moins complexes puisque formés de composants indépendants) sur une puce de silicium, double tous les deux ans. Bien que simple loi empirique, cette prédiction s'est révélée étonnamment exacte et est toujours réaliste aujourd'hui. Et elle pourrait en principe le rester jusque vers 2015 avant qu'on ne soit réellement confronté aux effets quantiques. En 2015, ces processeurs devraient donc contenir plus de 15 milliards de transistors.

En 1999 le transistor CMOS dit « ultime » développé au Leti à Grenoble a poussé à ses limites le principe du transistor MOSFET avec une section de 18 nm (la dimension d’environ 70 atomes mis cote à cote), c’est 7 fois plus petit que le plus petit transistor industriel de 2003 (130 nm en 2003, 90 nm en 2004, 65 nm fin 2005). Il permettrait un degré d’intégration théorique de 7 Milliards de jonctions sur une pièce de 1 Euro. Mais il ne s’agissait-là que d’une simple expérience de recherche pour étudier le fonctionnement des technologies CMOS lorsque l’on s’approche de la taille moléculaire. On serait encore incapable à ce jour de maîtriser l’assemblage coordonné d’un très grand nombre de ces transistors sur un circuit et encore moins de réaliser cela sur un plan industriel.

Le coût de la technologie permettant la réalisation de puces intégrant de plus en plus de transistors augmente dans des proportions vertigineuses - une autre loi empirique de la Silicon Valley, la loi de Roch, stipule ainsi que le coût de fabrication d’une puce double tout les 4 ans- car le procédé de fabrication, la photolithographie, utilisé depuis une quarantaine d’année se rapproche toujours plus de ses limites physiques. Ainsi en 2004, Intel a annoncé un investissement de plus 2 milliards de dollars dans son usine Fab12 en Arizona pour la fabrication de puces à partir de wafers de 300 mm de diamètre , qui ont remplacé les wafers 200 mm vers la fin 2005.

Les circuits sont gravés sur de très fines tranches de silicium, en focalisant un rayon lumineux à travers un masque qui contient le motif des circuits et de ses transistors. La résolution (ou « l’épaisseur du trait » de la gravure donc de l’empreinte du transistor) est confinée à la demi-longueur d’onde du rayonnement lumineux.

Pour fabriquer des transistors toujours plus minuscules, on utilise des rayonnements de longueur d’onde toujours plus courtes et la course à la miniaturisation a progressivement entraîné la photolithographie dans le spectre des rayons X de plus en plus durs (rayonnement UV puis rayons X, puis X-UV,…). Mais dans cette gamme de longueurs d’ondes il devient difficile, voire impossible de concentrer efficacement les rayons. Au milieu des années 90, on estimait ne pas être en mesure de fabriquer industriellement des transistors de moins de 400 atomes (100 nm) de section avec un tel procédé. Aujourd’hui, on considère possible de repousser les dimensions critiques des transistors CMOS à environ 20 nm, des démonstrations en laboratoire ayant déjà eu lieu Mais cet ultime ordre dimensionnel constituera alors une limite industrielle et physique pour cette technologie. Dans l’industrie du silicium, cette limite s’appelle « the Wall».

	Copyright © 2000-2015 LHERBAUDIERE	9 pages à l'impression			version initiale 2002
	AVERTISSEMENT				dernière mise à jour 17 mars 2013

dessin à l'échelle	la "multiplication des pains"
masquage	la tournette et la résine
lithogravure	des procédés physico-chimiques
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